IEEE JEDS六月发表实验室自对准顶栅IZO TFT研究成果
近期， IEEE Journal of the Electron Devices Society刊登了我实验室在自对准顶栅IZO TFT方面的研究论文: ”Scalability and Stability Enhancement in Self-Aligned Top-Gate Indium- Zinc-Oxide TFTs With Al Reacted Source/Drain”.（论文链接: https://ieeexplore.ieee.org/document/8360021/）
近年来，由于迁移率高、均匀性好、制备温度低等优势，非晶氧化物半导体（AOS）薄膜晶体管受到了人们的广泛关注，目前，在已得到研究的各类氧化物TFT中，非晶铟镓锌氧（a-IGZO） TFT的研究最为成熟。随着人们对大尺寸、高清晰度显示器不断追求，对薄膜晶体管性能的要求也越来越高，非晶铟锌氧（a-IZO）TFT以其具有高迁移率的潜力，受到了高度关注。AOS TFT通常采用底栅结构，如背沟道刻蚀结构(BCE)、刻蚀阻挡层结构(ESL)，但该结构存在源/漏寄生电容大，且难以实现器件尺寸小型化等问题难以解决。有研究认为，自对准顶栅结构是理想的TFT结构，但在工艺实现上仍然有诸多技术难点仍未解决。基于此，我们主要针对以a-IZO为有源层材料、自对准顶栅为器件结构的TFT制备技术进行研究，得到了各项性能优异的自对准顶栅a-IZO TFT。
对于自对准顶栅金属氧化物薄膜晶体管器件而言，如何形成高电导的自对准源极/漏极（S/D）区域是目前面临的一个难点问题。在研究中，我们采用金属Al反应的方法获得了具有低电阻的自对准源/漏区域。通过这样的方法制得的自对准顶栅a-IZO TFT具有超高的基本电学特性、应力稳定性以及器件尺寸小型化能力。除此之外，在文章中，我们对比研究了用金属Al反应法形成源/漏区域所制得的器件与目前常用的Ar等离子体处理法形成源/漏区域所制得的器件的各项特性，证实了金属Al反应法在形成低电阻自对准源/漏区中所具有的优越性。
该论文的第一作者为硕士生梁婷，共同作者还有邵阳、卢慧玲、周晓梁、邓轩和张盛东老师。此项研究是在深圳TFT与先进显示重点实验室完成，受NSFC (61504003)和深圳科技计划(JCYJ20160510144204207)等项目的支持。
Fig. A. Transfer characteristics of the Al reaction and Ar plasma-treated SATG a-IZO TFTs with gate length L = 10 μm and channel width W = 20 μm. Inset plot shows the off- currents of TFTs at VDS =10 V.
Fig. B. Transfer characteristics (IDS - VGS) of the fabricated SATG a-IZO TFTs at various gate lengths with (a) for the Al reaction-treated devices, and (b) for the Ar plasma-treated devices, respectively. The channel sizes: W = 20 μm and L = 1, 2, 5, 10 and 50 μm.
Fig. C. Evolutions of transfer characteristics of the fabricated IZO TFTs under positive gate bias stress (PBS) and negative gate bias stress (NBS), with (a) and (b) for Al treated ones, (c) and (d) for Ar plasma treated ones. The gate bias voltages (VGS-stress) are 30 V and − 30 V for PBS and NBS, respectively, and (e) threshold voltage shift (△VTH) versus stress time for both TFTs. The △VTH under the PBS and NBS for one-hour are 0.05 V and − 0.04 V for the Al treated devices. They are 0.18 V and − 0.14 V for the Ar plasma treated ones.
